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數字電路與邏輯設計范文第1篇

論文關鍵詞：數字電路與邏輯設計,教學模式,教學方法,實踐教學

一、三本院校課程教學現狀

三本學生中多才多藝的較多，平時開展各種社團活動比較頻繁，學生自主創新思維活躍，但能夠有條不紊自主學習的學生可能只有一少部分，許多學生對學習沒有興趣，課余時間幾乎不學習。在教學過程中，剛開始學生還可以接受一些新知識，但隨著教學的深入，學習難度的增大，學生感到了困難，隨之學習的興趣也越來越低，主動學習便是一句空話，學生也就是為了應付考試，甚至不少學生都是考前突擊。這一特點在《數字電路與邏輯設計》課程的教學中也同樣存在。要提高本課程的教學質量，我們在定位教學目標，設置教學內容，采用教學手段和方法的時候都必須以這一實際情況為前提。

二、教學理念，教育目標

三本教學有別于一本和二本，教學注重于學生應用能力和綜合素質的培養，教學過程中突出培養學生應用知識，分析解決實際問題的能力，以學生為主體，以教師為主導，以教學為主線，樹立能力培養目標為重中之重的思想，實現人才培養模式多元化，努力培養“寬口徑、厚基礎、強能力、高素質”，適應國際競爭和社會需求的應用型人才。三本教育要加強通識教育，注重文理滲透理工結合，體現本科教育的基礎性和可發展性。努力探索人才培養新舉措，深入推進人才培養模式改革，實現多元化人才培養新格局，大力實施“育人為本，全面發展”的人才培養戰略，拓寬基礎學科的范圍和基礎教學的內涵。

三、教材選取

考慮到三本學生理論基礎較差，教材選取不應選擇理論研究或理論推導比較復雜的教

材，否則會讓學生還未涉及到重要的知識點就已經因為難度過大而喪失信心。教材選取要以應用為宗旨，強調理論與實踐相結合。編寫原則遵循由淺入深，通俗易懂，重點和難點采取闡述與比喻相結合，例題與習題相結合，實例與實驗相結合，針對數字電路課程實踐性強的特點，增加了與教材相應的實踐環節教學內容。

四、教學內容

在三本的《數字電路與邏輯設計》教學中，應該注重基礎教學，要求學生熟悉布爾代數的基本定律，掌握卡諾圖與公式化簡法；掌握數字電路中常用的基本單元電路和典型電路構成、原理與應用；掌握常用的中小規模組合邏輯電路和集成電路功能和設計方法。具有查閱集成電路器件手冊，合理選用集成電路器件的能力。對集成芯片，重點分析電路的外特性和邏輯功，以一些典型集成電路為例介紹如何查閱集成電路手冊、資料等，使學生學會在實際應用中正確選擇和使用集成芯片[11]。

對于三本學生而言，在電路設計中要求學生掌握基本的設計方法，但可以適當降低對電路設計的要求，增強電路分析方法的教學。學生可以分析較復雜的電路，并且能夠利用已有的電路進行修改，使電路滿足自己設計的需要。

五、教學手段與教學方法

（一）采用現代化教學

《數字電路與邏輯設計》課程的特點就是電路圖、邏輯圖特別多，如果采用板書形式教學，既浪費課堂時間也達不到好的教學效果。教學過程中采用多媒體教學，可以使一些抽象的、難以解決的概念變得形象，易于學生接受。對于集成電路的分析和設計，為了增強演示效果，除了在PPT中添加更多的動畫效果外，還可以采用Flash或Authorware軟件制作動畫效果，使電路的變化過程一目了然。

（二）結合實際教學

在授課過程中，針對三本學生可以結合生活中的應用舉例，如目前LCD顯示、數字溫度計、十字路通燈控制、數字頻率計、多媒體PC機里的顯示卡、聲卡是用數電中的數/模(D/A)轉換實現圖像顯示和聲音播放、制造業中的數控機床等都應用了數電技術。通過這些實例的介紹，可以使學生真正了解數字電路課程的重要性，從而提高對數字電路學習的興趣和學習積極性。

（三）網絡教學

網絡教學可有兩種方式，一是上傳教師課堂教學過程的視頻到校園網；二是教師制作圖文并茂的課件，以及與該課程有緊密關系的資料一起上傳到網上。目前大部分三本學生宿舍都可以登錄校園網，學生可以在任何時間進行網絡教學。網絡教學的方式解決了學生傳統的看書自學枯燥無味的問題。

六、實踐教學

實踐教學一般分為基礎實驗和課程設計兩大部分?；A實驗教學從屬于理論教學，實驗內容均為驗證性實驗。教師給出實驗步驟、電路圖，學生按部就班、驗證結果，通過基礎實驗，使得學生對于課堂所學基本概念和方法的理解和掌握更加透徹，同時培養學生科學實驗的精神和方法，訓練嚴格嚴謹的工作作風?；A實驗是理論和實際相互聯系的一個重要教學環節，但是僅僅是這種以教師為主導的實驗模式，不能激發起學生學習興趣和積極性，學生仍然不善于綜合運用所學知識分析和解決問題。課程設計的目標就是為了加強基礎、拓寬知識面、增強學生的自主學習和工程實驗能力、發展個性、啟發創新、加強理論與實驗。學生根據實驗任務，自行設計電路和測試方案，增強學生自主學習能力，學生既動腦又動手，解決問題的能力大大提高[12]。

除此之外，還可以設置一些電子設計大賽，成立電子設計興趣小組，在教師的指導下開展設計性和專題研究性實驗，為希望進一步發展的學生提供良好的學習環境和創新研究場所，培養學生的團隊協作精神，發揮學生學習的自主性和創造性，極大地提高學生的學習興趣和動手能力。

七、結束語

隨著高等教育的普及，三本學生的數量和質量也在日益增高，同時隨著數字技術的廣泛

普及，數字化社會已經到來，大規模、超大規模數字集成電路以其低功耗、高速度等特點， 應用越來越廣泛。因此如何在有限的時間內使三本的學生扎實掌握數字電路基礎知識理論和基本操作技能，培養分析問題、解決問題的能力，是教師在教學過程中需要認真思考的問題。使學生在傳統的數字電路邏輯分析、邏輯設計思維訓練的基礎上進一步建立起現代數字電路的應用與設計思想，掌握現代電子技術的新技術和新器件，為走向實際工作崗位打下堅實的基礎。

參考文獻

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[7] 張麗.高職《數字電路》課程教學方法的探索.讀與寫(教育教學刊)，2010年04期

數字電路與邏輯設計范文第2篇

關鍵詞： 數字電路設計； 現代數字邏輯設計方法； 數字電路教學改革； 轉換真值表

中圖分類號： TN710?34； TP302.1 文獻標識碼： A 文章編號： 1004?373X（2014）07?0139?04

Research on the necessity of change in digital circuit design method

based on CPLD/FPGA

SHUANG Kai， CAI Hong?ming

（College of Geophysics and Information Engineering， China University of Petroleum （Beijing）， Beijing 102249， China）

Abstract： Application of large?scale programmable logic device has brought great flexibility to digital system design. The introduction of standard logic design language has greatly changed the design method， design process and design concepts of traditional digital system. As a technical foundation teaching link in the university， it should be adjusted accordingly. The problems of the traditional design approach and advantages of modern logic design methods are compared through the combinational logic and sequential logic design examples. By contrast， the modern logic design techniques has replaced the traditional method of digital system design and become the mainstream of the digital circuit design， which is the inevitable trend of development of electronic technology.

Keyword： digital circuit design； modern digital logic design method； digital circuit teaching reform； conversion truth table

0 引 言

20世紀90年代，國際上電子和計算機技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過類似軟件編程的方式對其硬件結構和工作方式進行重構，從而使硬件設計像軟件設計那樣方便快捷。這就極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了數字邏輯電路設計技術的迅速發展。本文通過幾個設計實例的對比闡述一個道理，隨著數字電路中先進設計方法的引入，高等學校中數字電子技術的教學內容必須隨之得到改善，使之與技術進步相互適應[1?3]。

數字電路根據邏輯功能的特點，分成兩類，一類叫組合邏輯電路（簡稱組合電路），另一類是時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅取決于該時刻的輸入，與電路初態無關。而時序邏輯電路任意時刻的輸出不僅取決于當時的輸入信號，還取決于電路原來的狀態。本文從這兩方面就傳統手工設計存在的問題進行討論。

1 組合邏輯設計中傳統設計方法與可編程邏輯

設計方法的對比

列真值表，邏輯關系式，邏輯化簡是組合邏輯設計的幾個重要步驟。但這一經典的組合邏輯設計步驟并不總是必須的。實現特定邏輯功能的邏輯電路也是多種多樣的。為了使邏輯電路的設計更簡潔，通過各種方法對邏輯表達式進行化簡是必要的。組合電路設計就是用最簡單的邏輯電路實現給定邏輯表達式。在滿足邏輯功能和技術要求基礎上，力求電路簡單、可靠。實現組合邏輯函數可采用基本門電路，也可采用中、大規模集成電路。

例1：三個人表決一件事情，結果按“少數服從多數”的原則決定這一邏輯問題[4?5]。在“三人表決”問題中，將三個人的意見分別設置為邏輯變量A、B、C，只能有同意或不同意兩種意見。將表決結果設置為邏輯函數F，結果也只有“通過”與“不通過”兩種情況。

傳統的邏輯設計需要由下面的4個步驟完成：

（1） 列真值表

對于邏輯變量A、B、C，設同意為邏輯1，不同意為邏輯0。對于邏輯函數F，設表決通過為邏輯1，不通過為邏輯0。

根據“少數服從多數”的原則，將輸入變量不同取值組合與函數值間的對應關系列成表，得到函數的真值表如表1所示。

表1 例1的真值表（共有23=8行）

[A＼&B＼&C＼&F＼&0＼&0＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&0＼&1＼&1＼&1＼&1＼&0＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&]

（2） 列邏輯函數表達式

三人表決器的邏輯表達式為：

[F=ABC+ABC+ABC+ABC] （1）

設N為上式中的邏輯項數，這時，共有邏輯項[N=C23+C33=4]項。

（3） 邏輯化簡

三人表決器的邏輯表達式可化簡為：

[F=BC+AC+AB]

（4） 畫出邏輯電路圖如圖1所示。

盡管上面的分析看上去沒有錯誤，但上例中的“三人表決器”設計給學生一個誤導，好像按照上述的設計步驟就可以進行組合邏輯設計了?？梢酝茖?，若表決人數用[p]來表示，邏輯表達式的項數為[Np=k=p2+1pCkp，]其中[Ckp]為邏輯項的組合數。以[p=7]為例，這時表1中的表項為27=128項，式（1）中的邏輯項數N變為[N7=C47+C57+C67+C77=64]。

圖1 例1的邏輯圖

顯然，隨著表決者數量的增加，邏輯項數急劇增加，真值表不易繪制，邏輯公式無法手工書寫，邏輯化簡也非常困難。

多數表決器的邏輯公式由于過多的項數不易采用公式法化簡。如果采用卡諾圖化簡法也會因輸入變量過多而導致傳統化簡方法失效。

標準邏輯設計語言的出現給大規模邏輯設計帶來了新的希望。硬件描述語言（HDL）的采用可以使設計者的精力集中于所設計的邏輯本身，不必過多的考慮如何實現這個邏輯以及需要用哪些定型的邏輯模塊。這在以往中小規模集成電路邏輯設計與大規模可編程邏輯設計方法上產生了本質的差別。Verilog是一種以文本形式來描述數字系統硬件結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。在此，用Verilog設計一個“七人表決”邏輯，以考察采用現代邏輯設計方法較傳統設計方法的優勢。

在表決器的設計中，關鍵是對輸入變量中為1的表決結果進行計數，如果把全部的邏輯狀態列表分析，勢必存在冗余的設計資源。根據多數表決的性質，考慮采用加法邏輯來統計表決結果，之后再判決加法器輸出中1的個數即可實現該邏輯。Verilog設計如圖2所示。

圖2 七人表決的Verilog邏輯

在“七人表決”邏輯中，不再專注于每個邏輯變量狀態的變化，只抓住關鍵問題多數表決有效，并用條件操作符“？”設計出所需的Verilog行為邏輯，剩下的實現問題交由計算機綜合（synthesis）?？梢钥吹?，采用標準化的硬件描述語言，能有效地避開以往組合邏輯設計中逐一考察每個輸入邏輯狀態所帶來的邏輯狀態分析的爆炸，從而可以用較短的設計時間得到正確的邏輯輸出。眾所周知，加法器、比較器都是傳統的組合邏輯教學內容，但以往的教學中由于采用手工分析方法，很難把這些不同的邏輯設計內容綜合考慮進來。筆者認為，現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計中的關注點，勢必引起邏輯設計教學方法的更新。有必要加大邏輯功能綜合設計的內容，減少元器件級邏輯單元選型在教學中的比例。

2 時序邏輯設計中傳統設計方法與現代可編程

邏輯設計方法的對比

數字電路的另一類設計內容是時序邏輯設計。時序邏輯設計分為同步與異步時序邏輯設計。一般地，同步時序邏輯設計的難度要高于異步時序邏輯。因此，也在時序邏輯電路設計上占有較多的學時。如果在教學改革中僅把可編程邏輯設計作為傳統時序邏輯設計內容的補充，不但不能使學生體會到先進的計算機輔助邏輯設計所帶來的便捷，還可能使學生按照傳統的手工時序邏輯設計步驟去理解可編程時序邏輯，導致時序邏輯設計的復雜化，增加邏輯驗證的成本。因此，有必要探討傳統設計方法與現代邏輯設計方法之間的差別。下面根據一個典型的時序邏輯設計來說明。

例2：試設計一個序列編碼檢測器[6?7]，當檢測到輸入信號出現110序列時，電路輸出1，否則輸出0。

這個序列編碼檢測器如果按照傳統的時序設計步驟，將會異常繁瑣：

（1） 由給定的邏輯功能建立原始狀態圖和原始狀態表

從給定的邏輯功能可知，電路有一個輸入信號A和一個輸出信號Y，電路功能是對輸入信號A的編碼序列進行檢測，一旦檢測到信號A出現連續編碼為110的序列時，輸出為1，檢測到其他編碼序列時，輸出為0。

設電路的初始狀態為a，如圖3中箭頭所指。在此狀態下，電路輸出[Y=0，]這時可能的輸入有[A=0]和[A=1]兩種情況。當CP脈沖相應邊沿到來時，若[A=0，]則是收到0，應保持在狀態a不變；若[A=1，]則轉向狀態[b，]表示電路收到一個1。當在狀態[b]時，若輸入[A=0，]則表明連續輸入編碼為10，不是110，則應回到初始狀態[a，]重新開始檢測；若[A=1，]則進入狀態[c，]表示已連續收到兩個1。在狀態[c]時，若A=0，表明已收到序列編碼110，則輸出[Y=1，]并進入狀態d；若[A=1，]則收到的編碼為111，應保持在狀態[c]不變，看下一個編碼輸入是否為[A=0；]由于尚未收到最后的0，故輸出仍為0。在狀態[d，]若輸入[A=0，]則應回到狀態[a，]重新開始檢測；若[A=1，]電路應轉向狀態[b，]表示在收到110之后又重新收到一個1，已進入下一輪檢測；在[d]狀態下，無論[A]為何值，輸出[Y]均為0。根據上述分析，可以得出如圖3所示的原始狀態圖和表2所示的原始狀態表。

圖3 例2的原始狀態圖

表2 例2的原始狀態表

[現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

[d]＼&[d1]

[a/0]＼&[c/0]

[b/0]＼&]

（2） 狀態化簡

觀察表2現態欄中[a]和[d]兩行可以看出，當[A=0]和[A=1]時，分別具有相同的次態[a、][b]及相同的輸出0，因此，[a]和[d]是等價狀態，可以合并。最后得到化簡后的狀態表，見表3。

表3 例2經化簡的狀態表

[現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

＼&[a1]

＼&[c/0]

＼&]

（3） 狀態分配

化簡后的狀態有三個，可以用2位二進制代碼組合（00，01，10，11）中的任意三個代碼表示，用兩個觸發器組成電路。觀察表3，當輸入信號A=1時，有abc的變化順序，當A=0時，又存在ca的變化。綜合兩方面考慮，這里采取00011100的變化順序，會使其中的組合電路相對簡單。于是，令a=00，b=01，c=11，得到狀態分配后的狀態圖，如圖4所示。

圖4 例2狀態分配后的狀態圖

（4） 選擇觸發器類型

這里選用邏輯功能較強的JK觸發器可以得到較簡化的組合電路。

（5） 確定激勵方程組和輸出方程組

用JK觸發器設計時序電路時，電路的激勵方程需要間接導出。表4所示的JK觸發器特性表提供了在不同現態和輸入條件下所對應的次態。而在時序電路設計時，狀態表已列出現態到次態的轉換關系，希望推導出觸發器的激勵條件。所以需將特性表做適當變換，以給定的狀態轉換為條件，列出所需求的輸入信號，稱為激勵表。根據表4建立的JK觸發器激勵表如表5所示。表中的[x]表示其邏輯值與該行的狀態轉換無關。

表4 JK觸發器特性表

[[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&]

表5 JK觸發器的激勵表

[[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&0＼&0＼&0＼&[x]＼&1＼&0＼&[x]＼&1＼&0＼&1＼&1＼&[x]＼&1＼&1＼&[x]＼&0＼&]

根據圖4和表5可以列出狀態轉換真值表及兩個觸發器所要求的激勵信號，見表6。

表6 例2的狀態轉換真值表及激勵信號

[[Qn1]＼&[Qn0]＼&[A]＼&[Qn+11]＼&[Qn+10]＼&[Y]＼& 激勵信號＼&[J1]＼&[K1]＼&[J0]＼&[K0]＼&0＼&0＼&0＼&0＼&0＼&0＼&0＼&[x]＼&0＼&[x]＼&0＼&0＼&1＼&0＼&1＼&0＼&0＼&[x]＼&1＼&[x]＼&0＼&1＼&0＼&0＼&0＼&0＼&0＼&[x]＼&[x]＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&[x]＼&[x]＼&0＼&1＼&1＼&0＼&0＼&0＼&1＼&[x]＼&1＼&[x]＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&[x]＼&0＼&[x]＼&0＼&]

據此，分別畫出兩個觸發器的輸入J、K和電路輸出Y的卡諾圖，如圖5所示。圖中，不使用的狀態均以無關項x填入。

圖5 激勵信號及輸出信號的卡諾圖

化簡后得到激勵方程組和輸出方程。

[J1=Q0AK1=AJ0=AK0=AY=Q1A]

（6） 畫出邏輯圖，并檢查自啟動能力

根據激勵方程組和輸出方程畫出邏輯圖，如圖6所示。

圖6 例2的邏輯圖

如果發現所設計的電路不能自啟動，還應修改設計，直到能自啟動為止。

由上面所列舉的設計方法可以想見，繼續增加檢測位數會使邏輯設計更加復雜。

從上例可以看到，傳統的時序邏輯設計方法盡管可以用來實現時序邏輯的設計，但設計步驟不僅復雜且需要設計者大費周折?？梢灶A見，使用傳統的時序邏輯設計方法設計復雜時序電路的難度很大。那么，采用什么方法才能使教學與現代邏輯設計技術接軌呢？

時序電路也被稱為有限狀態機（FSM）[6，8]，因為它們的功能行為可以用有限的狀態個數來表示。在與可編程邏輯設計的對比分析中，這里采用FSM設計這個序列檢測器。

根據圖3的狀態轉換圖（采用圖4中化簡的狀態轉換圖亦可），給邏輯狀態[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測中的計數檢測。序列檢測器的FSM邏輯如圖7所示。經仿真驗證，符合設計要求。

圖7 例2的FSM實現

從上面的對比可以看出，傳統時序邏輯設計以人工邏輯分析為基礎，現有邏輯器件為基礎構件，歷經基本邏輯方程轉換及最后的狀態驗證等多個環節，設計周期長，僅適合設計小規模、時序簡單的邏輯單元[9]；現代標準邏輯設計語言的設計方法以邏輯狀態轉換本身為要點，從邏輯門與觸發器級邏輯設計上升的行為邏輯設計，更易于用來設計復雜的現代大規模時序邏輯。

3 結 論

現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計的關注點，大學基礎教學中邏輯電路的設計方法也應隨著這一技術的引入更新它的內容，改變傳統邏輯設計占主導地位的現狀?？梢灶A見，大規?？删幊踢壿嬈骷囊雽母旧细淖償底蛛娮蛹夹g的教學模式。現代邏輯設計概念的引入，減少手工邏輯設計方法的比重、增加現代數字電路設計方法，注重基本概念的靈活運用都是數字電路教學改革的選題。廣泛開展現代邏輯設計方法的研究，勢必帶來邏輯設計方法教學的變革。對于高等學校的教師來說，做好改革的思想準備已經是刻不容緩的了。

參考文獻

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數字電路與邏輯設計范文第3篇

關鍵詞：Multisim； 序列信號發生器；教學；仿真

中圖分類號：TN794文獻標識碼：A文章編號：1005-3824（2014）03-0062-03

0引言

數字電路是通信工程、電子信息工程、計算機科學與技術等專業的一門重要專業基礎課程。隨著電子技術的快速發展，對數字電路的教學也提出了越來越高的要求，而數字電路本身又是一門理論性和實踐性都極強的課程[1]。學生對該課程的理解掌握程度直接影響到后續課程的學習。傳統的理論教學方法主要在課堂上進行，由于不能搭建具體的電路進行動態演示，遇到一些功能原理復雜的電路，學生對其理解掌握就顯得力不從心了，慢慢地就會失去學習的興趣。作者所在的學校是一個三本院校，相對于一本、二本的學生，三本院校的學生基礎較差，而且學習的主動性也較差。針對上述問題，如何改進教學方法，提高教學質量、激發學生的學習興趣，成為教師亟待解決的問題[2]。

近些年來，隨著計算機仿真技術的進步，電子設計自動化已成為數字電路分析和設計的重要工具。其中Multisim仿真軟件以其形象直觀、簡單易學的特點，尤為適用于數字電路教學。它的引入讓傳統教學中學生只能想象的東西變得形象直觀。這樣既能讓學生容易理解掌握，又能激發學生的學習興趣。還能讓學生有意識地親自動手學會一種仿真工具，從而提高其創新能力和實踐能力[3]。

1Multisim簡介

Multisim 是美國國家儀器（NI）有限公司推出的以Windows為平臺的仿真工具，適用于板級的模擬/數字電路板的仿真設計。它包含電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力?？梢允褂肕ultisim交互式地搭建電路原理圖，并對電路進行仿真分析[4]。目前為止，Multisim已經推出了多種版本，本文以最新版本Multisim 13仿真軟件結合課堂實例進行仿真演示。

1.1Multisim13主要特點

1） 直觀的圖形界面。整個操作界面就像一個電子實驗臺，繪制電路所需的元器件和仿真所需的測試儀器均可直接拖放到屏幕上，點擊鼠標可用導線將它們連接起來，可以靈活、直觀地創建和修改電路。

2）豐富的元器件。它提供了超過17000多種元件，同時能方便地對元件各種參數進行編輯修改，能利用模型生成器以及代碼模式創建模型等功能創建自己的元器件。

3）強大的仿真能力。支持模擬電路、數字電路、數模混合電路以及射頻電路的設計仿真，支持匯編語言和C語言，使得虛擬仿真顯得更加靈活[5]。

4）豐富的測試儀器。該軟件提供了22種虛擬儀器進行電路動作的測量：如Multimeter（萬用表），Function Generatoer（函數信號發生器），Oscilloscope（示波器） ，Bode Plotter（波特儀），Logic Converter（邏輯轉換儀）等，這些儀器的設置和使用與真實的一樣，可以動態交互顯示。除了Multisim提供的默認的儀器外，還可以創建LabVIEW的自定義儀器，使得圖形環境中可以靈活地測試、測量及控制應用程序的儀器。

1.2Multisim在理論教學中的應用

這里通過序列信號發生器的例子說明Multisim在數字電路理論教學中的應用。從傳統的教學結果來看，學生對序列信號發生器的掌握并不理想，對其序列信號產生的方法也理解得不夠透徹。

序列信號是指在時鐘脈沖作用下產生的一串周期性的二進制信號。序列信號發生器在數字設備中具有重要的作用，它分為2種類型：一種為計數型，它由計數器輔以組合電路組成；另一種為移存型，它由移位寄存器輔以組合電路組成[6]。

下面通過具體實例說明Multisim13在數字電路教學中的應用。

實例1：試設計一個能產生序列信號為0101101的計數型序列信號發生器。

方法1：利用計數器和組合邏輯電路實現序列信號發生器

由狀態表可得輸出方程。Z=Qn2Qn0。由Multisim13搭建仿真電路，如圖1所示。圖1中74LS160采用同步置數法構成模7計數，在計數脈沖作用下，其輸出Z依次輸出0101101。

為了讓學生能直觀地看到輸出是0還是1，這里用探針指示0或1，亮為1，滅為0（下同）。仿真結果與理論分析一致。

圖174LS160構成序列發生器仿真圖（一）方法2：利用計數器和數據選擇器來實現序列信號發生器

原理是利用計數器（74LS160）的輸出作為8選1數據選擇器（74LS151）的地址變量控制端，將要產生的序列依次接入74LS151的7個數據輸入端，在脈沖信號的作用下，74LS151依次輸出0101101。仿真電路如圖2所示，仿真結果也與理論分析相符。

圖274LS160構成序列發生器仿真圖（二）實例2：試設計一個能產生序列為00011101的移存型序列信號發生器。

由于該序列長度為8，故考慮采用3位移位寄存器。若選用雙向4位移位寄存器74LS194，則僅用其中的3位：Q0，Q1和 Q2。由于該序列最左邊3位為000，故電路中必包含一個狀態為Q0Q1Q2=000，設為S1，依次右移一位，得到S2=001，S3=011，……，S8=001。由此知該電路具有8個狀態，其狀態轉移表如表2所示，表2中Y表示移位寄存器所需的右移串行輸入信號（即DSR）。Q2依次輸出所需序列信號00011101。

綜合上述2種類型序列信號發生器的仿真演示，既能讓學生直觀看到仿真過程與結果，又能讓學生很清晰地理解掌握以上幾個電路的工作原理，并能進一步對所學過的芯片功能加深印象。在不知不覺中，激發了學生的學習興趣，使學習不再是枯燥乏味的行為。這樣長期下去，教學質量將會有很大提高。

2結語

實踐表明，將Multisim 13仿真軟件用于《數字電路與邏輯設計》理論課程的輔助教學，能把較為復雜難懂的電路設計過程形象直觀地展現學生面前，對提高學生的學習興趣和效果，提高教師的教學質量等方面都有重要意義。同時，促使教師不斷地將理論與實踐相結合，從而提高老師的教學水平。

參考文獻：

[1]劉太剛，韓琳.Multisim在數字電路理論課教學中的應用[J].牡丹江大學學報，2013，22 （7）：161162，187.

[2]趙慶.三本院校EDA課程教學方法實踐與思考[J].現代商貿工業，2013（7）：144145.

[3]盧厚元.multisim11在電子技術教學中的應用[J].十堰職業技術學院學報，2013，26（3） 98101.

[4]黃菊. 基于共發射極電路Multisim仿真教學的好處研究[J].中國電子商務，2013（17）：140，142

[5]肖杰，曾玢石，趙晉琴.Multisim在數字電子技術課程教學中的應用[J].當代教育論壇，2011（6）：4143.

數字電路與邏輯設計范文第4篇

物聯網工程包括在工學類里面。

物聯網工程一般指高校開設物聯網相關專業之一（物聯網工程，傳感網技術，智能電網）。本科，學制四年，授工學學士學位。

其主干學科與課程如下：

信息與通信工程，電子科學技術，計算機科學與技術。物聯網概論，電路分析基礎，信號與系統，模擬電子技術，數字電路與邏輯設計，微機原理與接口技術，工程電磁場，通信原理，計算機網絡，現代通信網，傳感器原理，嵌入式系統設計，無線通信原理，無線傳感器網絡，近距無線傳輸技術，二維條碼技術，數據采集與處理，物聯網安全技術，物聯網組網技術等。

（來源：文章屋網 ）

數字電路與邏輯設計范文第5篇

關鍵詞：數字頻率計 EDA VHDL 波形仿真

中圖分類號：TN79 文獻標識碼：A 文章編號：1007-9416（2013）11-0135-03

1 引言

傳統的設計方法是基于中小規模集成電路器件進行設計（如74系列及其改進系列、CC4000系列、74HC系列等都屬于通用型數字集成電路），而且是采用自底向上進行設計?，F代電子設計技術的核心的發展方向是基于計算機的電子設計自動化技術，即EDA（Electronic Design Automation）技術[1]。EDA技術減輕了設計人員的工作強度，提高了工作效率，縮短了產品的研發周期，是電子設計技術的一個巨大進步。超高速集成電路硬件描述語言（Very-High-Speed Integrated Circuit Hardware Description Language， VHDL）語言是EDA設計中一種重要的仿真語言，具有多層次描述系統硬件功能的能力，支持自頂向下和基于庫的設計的特點，被廣泛的應用于CPLD/FPGA的設計中。

在電子技術中，頻率是最基本的參數之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系[2，3]。數字頻率計是一種基本的測量頻率的電子儀器，廣泛應用于航天、電子、測控等領域。采用常規數字電路設計數字頻率計，所用的器件較多、連線比較復雜，而且存在延時較大、測量誤差較大、可靠性低等缺點。本文研究了基于EDA的數字頻率計電路的設計方法，介紹了數字頻率計的相應模塊，并開展了相應的仿真實驗。

2 數字頻率計的設計原理

2.1 VHDL語言與軟件仿真平臺

VHDL出現于1982年，是一種針對于電路設計的高級語言。VHDL語言用于描述硬件電路，已經成了一種通用的硬件設計交換媒介[4]。該語言相比于其他語言具有對硬件的描述能力強、覆蓋面廣、語言精煉簡潔、可讀性強等特點，并且，VHDL支持支持模塊化設計，縮短了開發的周期。

MAX+PLUSⅡ可編程邏輯開發軟件是Altera公司推出的第三代PLD 開發系統，該軟件提供了全面的邏輯設計能力，包括電路圖、文本和波形的設計輸入以及編譯、邏輯綜合、仿真和定時分析以及器件編程等諸多功能。具有包括開放式的界面、與結構無關、多平臺、完全集成化、豐富的設計庫在內的突出優點。其系統界面如圖1所示。

2.2 設計基本原理

數字頻率計的基本設計原理是選取一個頻率穩定度較高的頻率源作為基準頻率，對比測量其他信號的頻率，計算每秒內待測信號的脈沖個數。我們從MAX+PLUSⅡ實驗臺輸入兩個不同的時鐘頻率，其中一個作為基準頻率（這里選取的是1HZ的CLK信號），另一個作為待測頻率，經過相應的分頻或倍頻后，通過頻率計計算出待測頻率的頻率值。由于本次設計的數字頻率計采用1HZ的時鐘頻率作為基準頻率，因此，我們需要計算1秒鐘時基內待測信號整形后脈沖的個數，相應的計算結果即為當前頻率值，并用十進制數碼管顯示最終結果[5，6]。

本頻率計是8位十進制數字頻率計，由四個模塊構成：控制模塊，有時鐘使能的十進制計數器模塊，鎖存器模塊和譯碼顯示模塊。數字頻率計系統組成方框圖如圖2所示。

在上圖中出現了三個重要的控制信號，分別是計數控制信號、鎖存信號和清零信號。其中，計數控制信號是長度為1秒的高電平脈沖周期信號，可以對頻率計的每一個計數器的使能端進行同步控制。實驗中，當計數控制信號為高電平時開始計數；低電平時停止計數，并保持所計的數；鎖存信號的上升沿到來時，將計數器在前一秒鐘的計數值鎖存在鎖存器中，并控制顯示模塊顯示當前數；鎖存計數值后，由清零信號清除計數模塊中的值。

3 模塊實現

根據上述描述，數字頻率計包含了控制模塊，計數器模塊，鎖存器模塊和譯碼顯示共四個模塊。下面我們將分別介紹這四個模塊，并且給出其中最核心模塊控制模塊的設計程序。

3.1 控制模塊

控制模塊是本頻率計設計的核心模塊，既要求對頻率計的每一個計數器的使能端進行同步控制，又要求能產生鎖存信號將計數值記錄到鎖存器中。由此，利用VHDL語言設計該控制模塊如下，仿真波形如圖3所示。

3.2 其他模塊

計數模塊是對被測頻率信號進行頻率計數測量的模塊，由8個一位十進制計數器級聯組成，當時鐘使能輸入端為高電平時，進行計數，反之，鎖定計數值。

我們可以先通過VHDL語言編寫1個一位十進制計數器，再將其原件化后搭建成八位十進制計數模塊。鎖存模塊由鎖存器構成，當鎖存信號的上升沿到達后信號被鎖存到寄存器的內部，并由鎖存器的輸出端輸出。譯碼顯示模塊對四位BCD碼進行鎖存，并轉化為相應的三組七段碼，用于驅動數碼管，譯成能在數碼管上顯示的相對應的數值。

根據本節所描述的各模塊的基本原理，我們分別用VHDL語言進行編程實現，下一節將給出數字頻率計的仿真結果。

4 仿真結果

在MAX+plus II的原理圖編輯窗口的空白處雙擊，將彈出“Symbol”窗口，點擊左側的元件庫欄中的Project項，選擇剛才第3部分中生成的各個功能模塊，再點擊下方的OK，即可將此元件調入原理圖編輯窗口中，并根據各模塊功能和頻率計的功能進行連接并生成頂層電路文件，如圖4所示。

數字頻率計的最終仿真波形如圖5所示。實驗驗證了上述設計的正確性。

5 結語

本文基于EDA技術設計了數字頻率計，描述了各模塊的基本原理，用VHDL語言編程實現，并在MAX+PLUSⅡ軟件上進行設計仿真，給出了最終的仿真實驗結果。需要指出的是，用戶可以在基本電路模塊的基礎上，修改VHDL源程序達到增加新功能的目標，例如由目前的8位增加到16位，改變基礎頻率的輸入等，而不必更改硬件電路。

參考文獻

[1]李曉輝.數字電路與邏輯設計[M].國防工業出版社，2012年.

[2]郭小東.基于VHDL語言的數字頻率計電路的設計[J].信息與電腦（理論版），2009，7：064.

[3]潘明.基于復雜可編程邏輯器件的數字頻率計設計[J].廣西科學院學報，2002，18（4）：244-251.

[4]齊京禮，宋毅芳，陳建泗.VHDL語言在FPGA中的應用[J].微計算機信息，2006，22（12）： 149-151.